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| | Element Interconnect Bus, interfaccie di I/O e memoria | Il termine broadband che compare nel nome dell’architettura non è certamente casuale, infatti tutto è dimensionato per evitare che si formino colli di bottiglia nel trasferimento di dati ed istruzioni, sia tra i componenti interni del processore che nel dialogo con l’”esterno”. L’adozione dello schema che vedremo è fondamentale per lo stream processing da un lato e per il calcolo distribuito dall’altro.
La base che consente di utilizzare con profitto lo stream processing tra le varie SPE è senza ombra di dubbio il bus EIB (Element Interconnect Bus), un bus ad altissima velocità che collega tra loro PPE, SPE, memory controller ed interfaccia di I/O.
 | | Diagramma dell'EIB: un ring bus con 4 canali da 128 bit |
Si tratta di un ring bus con 4 canali da 128-bit ciascuno, funzionante alla metà della frequenza del processore, e capace di eseguire 3 transazioni contemporaneamente. Teoricamente è in grado di trasferire 96 byte per ciclo di clock del processore (192 byte per ciclo del bus, per una banda massima teorica di quasi 400GB/s a 4GHz). Secondo IBM però nella realtà il transfer rate effettivo sarà pari solo circa il 70% di quello teorico.
L’utilizzo di un ring bus (il quale si ispira alle reti token ring) introduce anche un parametro di località alla programmazione in modo da poter sfruttare al meglio la capacità di trasmissione disponibile: se ad esempio varie SPE devono cooperare e devono scambiarsi dati, è importante che gli scambi avvengano tra unità adiacenti, in modo da ridurre al minimo la porzione di bus occupata, aumentando la probabilità di riuscire a sfruttare fino in fondo il parallelismo dei trasferimenti.
Per ciò che riguarda il dialogo con il mondo esterno, sia i 2 memory controller che le 2 interfacce di I/O sono state sviluppate in collaborazione con Rambus. L’integrazione del memory controller on-die (come avviene con i processori della famiglia AMD64) consente di ridurre drasticamente i tempi di accesso, nonché di liberare il bus di sistema da un ingente flusso di informazioni, e di poterlo così dedicare ad altri scopi.
 | | Il primo chip di memoria XDR Toshiba |
In particolare, i memory controller supportano le nuove memorie XDR di Rambus, capaci di trasferire su ogni linea di collegamento 8 bit per ciclo di clock. Ciascun controller è in grado di trasferire fino a 12,8 GB/s, per un’ampiezza di banda aggregata superiore ai 25GB/s, paragonabile a quella di una scheda grafica di fascia medio/alta.
Infine l’interfaccia di I/O, chiamata FlexIO e sviluppata anch’essa da Rambus, ricopre un ruolo fondamentale per il calcolo distribuito, infatti mette a disposizione, tramite due canali indipendenti, un’ampiezza di banda complessiva di 76,8 GB/s per il collegamento delle periferiche e, soprattutto, di altri processori Cell; è possibile realizzare numerose configurazioni, come mostrato in figura, tuttavia è particolarmente interessante l’implementazione biprocessore, che può essere realizzata in modalità “glueless” senza l’utilizzo di alcuno switch o altra logica aggiuntiva.
 | | Possibili implementazioni di sistemi multi-CPU basati su Cell |
La presenza di una interfaccia di collegamento così veloce, consente di pensare allo stream processing ad un livello ancora più alto, dove ogni processore, o più cluster di processori eseguono una elaborazione complessa, presentando il risultato in uscita per ulteriori elaborazioni.
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